por Jorge Tonfat
Vhdl y Verilog son los HDL’s (Hardware Description Languages) más difundidos actualmente. Ambos son estándares en la industria de ASICs y FPGAs. Ambos poseen sus respectivos estándares IEEE. Existe aún hasta el día de hoy una discusión sobre cual es mejor o cual debería ser el que un estudiante debería aprender primero. Douglas Smith, autor del libro HDL Chip design, publicó un artículo [1] en 1996 donde muestra algunas semejanzas y diferencias de éstos dos lenguajes. Debido a la fecha de la publicación, el autor no contempla las características del Verilog 2001, por lo tanto algunas de sus afirmaciones podrían no ser ciertas en la actualidad. A continuación mostraré un pequeño resumen de ese artículo.
Hay dos aspectos para modelar hardware que todo lenguaje de descripción de hardware debe brindar: verdadera abstracción comportamental y estructural. A continuación se muestra una serie de características que tienen el VHDL y el Verilog.
Capacidad de abstracción
El hardware estructural es modelado eficientemente por el VHDL y el Verilog. Cuando se modela hardware abstracto, la capacidad del VHDL solo puede ser alcanzada por Verilog usando PLI (una extensión del lenguaje). Entonces la elección de usar uno u otro no está en lo técnico sino más bien en preferencias personales, disponibilidad de la herramienta EDA, cuestiones comerciales o de negocios.
El modelamiento en VHDL y Verilog cubren casi el mismo espectro a través de los diferentes niveles de abstracción, ver figura 1.
Tipos de datos
VHDL: Se permite el uso de tipos de datos definidos por el lenguaje y por el usuario. Esto significa que se necesitan funciones para convertir objetos de un tipo a otro. Esto permite que los modelos sean más fáciles de escribir y leer.
Verilog: A diferencia del VHDL, los tipos de datos son más simples y están orientados al modelamiento en hardware. Todos están definidos por el lenguaje. Verilog podría ser preferido por su simplicidad.
Operadores
Ambos poseen similar número de operadores, aunque Verilog posee unos operadores de reducción unitarios muy útiles, estos permiten reducir un vector de bits a un solo bit utilizando algún operador lógico (ejem. AND).
Si desean averiguar otras diferencias y semejanzas pueden descargar la versión original del artículo publicado en el IEEE ACM Design Automation Conference de 1996.
Si desean averiguar más sobre Verilog este enlace es muy interesante.[2]
[1] Douglas J. Smith, “VHDL & Verilog Compared & Contrasted – Plus Modeled Example Written in VHDL, Verilog and C.,” Design Automation Conference, vol. 0, no. 0, pp. 771-776, 33rd Annual Conference on Design Automation (DAC’96), 1996.
[2] http://www.asic-world.com/verilog/index.html
